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  플립플롭(FLIP FLOP)
플립 플롭이란
   플립플롭은 두 가지상태 사이를 번갈아 하는 전자회로를 말한다. 플립플롭에 전류가 부가되면,현재의 반대 상태로 변하
   며 (0 에서 1 로,또는 1 에서 0 으로), 그 상태를 계속 유지하므로 한 비트의 정보를 저장할 수 있는 능력을 가지고 있다.
   여러개의  트랜지스터로 만들어지며 SRAM이나 하드웨어 레지스터 등을 구성하는데 사용 플립플롭에는  RS 플립플롭,
   D 플립플롭, JK 플립플롭, T 플립플롭 등 여러 가지종류가 있다.
1. RS 플립플롭
   <그림 1-1> 의 (a)에서 S와 R이 입력 단자이다. 출력 Q는 [그림 1-1]의 (b)에서와 같이 ⓐ시점에서 입력  S가 HIGH로
   됨에 따라 0에서 1로반전(SET) 되고   ⓑ시점에서 R이 High로 될 때까지  1을 유지(기억)하고 있다가  R이 High가 되면
    다시 0으로 반전(Reset)된다. 또 그 상태를유지하다가 S가 1 이 되는 ⓒ점에서 다시 출력 Q가 1이 된다.
   요약해서 말하자면 출력 신호인 Q는 S(Set)단자에 1의 신호가 들어오면 1이 되고 R(Reset)단자에 1의 신호가 들어오
   면 Q는 0 이 된다.따라서 이 FF의 이름은 Reset-Set Flip Flop이 되는 것이다.    그리고 Q'는 항상 Q의 반대 레벨이다.
   [그림 1-1]의 (b)는 타임 차트(Time Chart)라고 하는데 이는 각 단자의 시간에 따른 전압의 변화, 즉 Oscilloscope를
   통해서 전압을 관측한 내용이라고 할 수 있다.

그림 1-1[A] 그림 1-1[B]
   여기서 한 가지 주의해야 할 것은 R이나 S가 0에서 1로 (UP)되는 모서리(edge)에서 출력의 신호에 영향을 주는 것
   (trigger)이다.이러한 방식은 UP edge triggering이라 한다. 그리고 클록(HIGH-LOW-HIGH로 일정 주기를 갖는 펄스)
   이나 게이트의 입력 신호 형태는 아래와 같이 O (buble)이 붙으면 부논리(0)를 나타낸다.
   다시 말하면 부논리라는 것은 0일 때 Enable됨을 나타내기도 하고 Down edge triggering을 나타내기도 한다.
S R Qn+1 비고
0 0 이전상태 불변
0 1 0 리셋
1 0 1 세트
1 1 - 불허
   Qn : S와 R 입력이 가해지기 전의 플립플롭 상태(현재상태)
   Qn+1 : S와R 입력이 가해진 다음의 플립플롭 상태(다음상태)
  
   [진리표]
   출력상태
   : S=0, R=0 일 때 플립플롭은 원래상태 유지
   : S=0, R=1 일 때 Qn=0 이였다면 변화없고, Qn=1 이였다면 Qn+1= 0 으로 리셋상태로 변화 ( 0 상태)
   : S=1, R=0 일 때 Qn=0 이였다면 Qn+1=1로 세트되고 Qn=1 이였다면 변화하지 않음 ( 1 상태)
   : S=1, R=1 일 때 출력은 보수 상태가 되어야 한다는 사실에 위배 되므로 허락하지 않아야 함 ( 불허 )
2.D 플립플롭
   ◐ 불확실한 입력은 결코 존재할 수 없다는 것을 확실하게 하기 위한 방법으로 한가지 입력만을 공급
   ◐ D 플립플롭은 RS 플립플롭에 약간의 변형을 가한 것으로 데이터(data) 플립플롭이라고도 한다
   ◐ 아래그림로부터 알수 있듯이 D 플립플롭은 RS 플립플롭의 두 입력을 결합하고 그 한쪽에 NOT 게이트를 삽입시킨 것
   ◐ 양쪽의 NAND 게이트에는 항상 상반되는 입력이 들어온다
   ◐ RS 플립플롭에서 나타났던 레이스조건(race condition)은 더이상 일어나지 않게 된다
   ◐ CLK는 클럭 펄스를 나타내며 Qn+1은 n+1번째의 클럭 펄스가 들어 왔을 때의 출력을 의미
   ◐ 데이터 전송할 때 유용
D Qn+1
0 1
1 0
3.마스터-슬레이브(Naster- slave)플립플롭
   ◐ 마스터-슬레이브 플립플롭은 두단의 플립플롭을 직렬 연결한 것을 일컫는 것
   ◐ 앞단을 마스터,뒷단을 슬레이브라 한다
   ◐ 한 개의 클럭 펄스가 동시에 마스터와 슬레이브를 동작시키도록 연결되어 있다
   ◐ 슬레이브쪽에는 NOT 게이트가 한개 삽입되어 있다
   ◐ 클럭펄스가 1로 될 때는 마스터를 동작시키고 , 0으로 될 때는 슬레이브를 동작
   ◐ 클럭펄스가 1로 될 때는 마스터를 동작시키고 슬레이브를 차단
   ◐ 마스터-슬레이브 플립플롭에 있어서는 입력과 출력이 분리되어 레이스 문제가 최소로 감소한다
   ◐ 클럭 펄스가 가해지고 있는 동안 입력이 변한다면 플립플롭 회로가 원치않는 결과를 낼수도 있다
4.T 플리플롭
   ◐ T 플립플롭은 토글(toggle) 플립플롭 또는 트리거(trigger) 플립플롭이라고도 한다
   ◐ 입력이 들어올 때마다 출력의 상태가 바뀌는 성질을 갖고 있다
   ◐ 그림 5-2(a)로부터 알 수 있듯이 T플립플롭은 RS 플립플롭의 두 입력 S와 R을 각각 Q와 Q로 취한 것과 같은  모양
   ◐ 클럭 펄스가 들어올 때마다 출력이 바뀌게 된다
   ◐ T 플립플롭의 표시기호는 그림 5-2(b)와 같고 T는 클럭 펄스를 나타낸다
T Qn+1
0 Qn
1 Q(부정)n
5.JK 플립플롭
   ◐ JK 플립플롭은 RS 플립플롭과 T 플립플롭을 결합한 것이다
   ◐ 입력은 J,K 두개로서, 각각 RS 플립플롭의 S,R과 마찬가지의 역할을 한다
   ◐ JK 플립플롭에서는 T 플립플롭에서처럼 J=K=1일 때 출력이 반전될 뿐이다
   ◐ 회로도로부터 JK 플립플롭이 A와 B의 마스터와 슬레이브로 구성되어 있음을 알 수 있다
JK Qn+1
00 Qn
01 0
10 1
11 Q(부정)n